Este proyecto retoma los logros del proyecto StatSET (RTI2018-098513-B-I00). En el marco de ese proyecto, la calidad del vehículo de
prueba no era un requisito primordial, ya que el objetivo era validar un flujo de simulación de evento único. Sin embargo, con el fin de
poner a prueba el flujo de simulación con efectos de alto orden, diseñamos un convertidor de datos analógico-digital que se encuentra en
el estado de la técnica para piezas endurecidas para radiación. En este proyecto de puesta en valor, queremos centrarnos en este diseño
y acercar el ADC a la industrialización.
La arquitectura se basa en un registro de aproximación sucesiva redundante (SAR-ADC). La redundancia abre el compromiso entre
resolución y velocidad porque, aunque requiere algunos ciclos de comparación extra, permite más margen de error para los errores de
establecimiento de la señal. Para una implementación asíncrona, con comparaciones sucesivas auto-temporizadas, esto puede ser muy
beneficioso.
Desde el punto de vista de la innovación, el ASIC tiene dos características interesantes: Por un lado, implementa una máquina de autocalibración
para corregir los pesos del DAC de realimentación que incluye un mecanismo para tener en cuenta el offset del comparador.
Esto no es trivial en presencia de redundancia. Por otro lado, el prototipo también implementa un mecanismo de sintonización para ajustar
fácilmente el presupuesto de tiempo entre las sucesivas comparaciones. En este proyecto de prueba de concepto, aumentaremos el
potencial de este mecanismo de ajuste, introduciendo un algoritmo de bajo coste en la sección digital para realizar una auto-optimización
de la temporización asíncrona. Esto permitirá al ADC maximizar su rendimiento adaptándose a las derivas externas que puedan afectar a
las propiedades de ajuste (envejecimiento, temperatura, cambios en la frecuencia de muestreo, dosis ionizante total, etc.).
El prototipo existente ya ha mostrado resultados experimentales prometedores: una muy buena resolución efectiva de baja frecuencia de
11 bits efectivos sobre un rango de entrada de 2Vpp, hasta 30MHz de frecuencia de muestreo, y sobre un amplio rango de temperaturas.
Además, el prototipo se sometió a una campaña de radiación para la caracterización de Single-Events. Las técnicas de endurecimiento
por radiación del ASIC resultaron eficaces, con un umbral de transferencia de energía lineal (LET) superior a 64,2MeV.cm2.mg-1 para
latchup (SEL) y una sección transversal de sólo 0,0138 mm2 para los picos transitorios inducidos por la radiación (SET) en la salida del
convertidor (con un estricto requisito de amplitud de sólo 10 bits menos significativos, que corresponden a 2,4mV).
En este proyecto ampliaremos la caracterización eléctrica a señales de entrada de mayor frecuencia en un mayor rango de temperaturas.
También probaremos varias opciones de encapsulado para evaluar la sensibilidad del ASIC a los parásitos inductivos. Además,
complementaremos los datos de radiación de Single-Events caracterizando las derivas de rendimiento asociadas a la Dosis Ionizante
Total (TID).
Proyecto PDC2023-145912-I00 financiado por MICIU/AEI/10.13039/501100011033 y por la Unión Europea NextGenerationEU/ PRTR.
