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Author: Baena Oliva, María del C.
Year: Since 2002
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Floorplanning as a practical countermeasure against clock fault attack in Trivium stream cipher
F.E. Potestad-Ordóñez, C.J. Jiménez-Fernández, M. Valencia-Barrero, C. Baena and P. Parra
Conference - Conference on Design of Circuits and Integrated Systems DCIS 2018
[abstract]
The fault injection in ciphers operation is a very successful mechanism to attack them. The inclusion of elements of protection against this kind of attacks is more and more necessary. These mechanisms are usually based on introducing redundancy, which leads to a greater consumption of resources or a longer processing time. This article presents how the introduction of placement restrictions on ciphers can make it difficult to inject faults by altering the clock signal. It is therefore a countermeasure that neither increases the consumption of resources nor the processing time. This mechanism has been tested on FPGA implementations of the Trivium cipher. Several tests have been performed on a Spartan 3E device from Xilinx and the experimental measurements have been carried out with ChipScope Pro. The tests showed that an adequate floorplanning is a good countermeasure against these kind of attacks.

FPGA design example for maximum operating frequency measurements
C.J. Jiménez-Fernandez, P. Parra-Fernandez, C. Baena-Oliva, M.Valencia-Barrero and F.E. Potestad-Ordoñez
Conference - Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica TAEE 2018
[abstract]
The best way to learn how to design digital systems at the RT level is to use practical examples. In addition, from a teaching point of view, the more practical they are, the more attractive to students. But for a design to be attractive, even if it is presented with a low complexity, it is not possible to do it in a single practice session. This paper presents, as a demonstrator, the design at RT level and its implementation in FPGA of a digital system that uses the Trivium flow cipher and on which measurements of maximum operating frequency are made. This circuit is designed in three laboratory sessions of about two hours each.

Distance measurement as a practical example of FPGA design
C.J. Jiménez-Fernandez, P. Parra-Fernandez, C. Baena-Oliva, M.Valencia-Barrero and F.E. Potestad-Ordoñez
Conference - Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica TAEE 2018
[abstract]
Digital design learning at the RT level requires practical examples and as learning progresses, the examples need to become more complex. FPGAs and development boards offer a very suitable platform for the implementation of these designs. However, classroom practice sessions usually last two hours, which does not allow the complexity of the designs be high enough. For this reason, interesting designs that can be made in several sessions are required In this paper, the construction of a distance measuring system is presented as a demonstrator. For this purpose, a distance measurement module based on ultrasound is available and the results are displayed in 7-segment displays on a Nexys4 board.

Creación de carteles autoexplicativos para laboratorios de electrónica
C.J. Jiménez, C. Baena and M. Valencia
Conference - Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica TAEE 2016
[abstract]
Se presenta un proyecto cuyo objetivo ha sido la creación de carteles que, a modo de tutoriales resumidos, muestran de forma muy visual las tareas básicas a realizar en los laboratorios de electrónica. Están dirigidos a alumnos de asignaturas y titulaciones diversas. Se ha elegido la técnica de carteles por ser un medio muy amigable de refrescar informaciones, permitir contenidos altamente autoexplicativos y tener un coste razonablemente bajo. Se han creado ocho carteles que recogen desde el manejo del instrumental hasta la solución de errores comunes, pasando por la verificación y por la realización adecuada de montajes y medidas.

Aplicaciones docentes del diseño de un picoprocesador
C.J. Jiménez, C. Baena, P. Parra and M. Valencia
Conference - Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica TAEE 2016
[abstract]
El conocimiento de la estructura interna y del mecanismo de funcionamiento de microprocesadores es una parte muy importante en la formación de ingenieros en electrónica e informática. Este conocimiento puede profundizarse con experiencias de diseño de procesadores, que reúnen además muchos aspectos vinculados a otros conocimientos básicos. Sin embargo, debido a su complejidad, el diseño de procesadores comerciales no es efectivo desde un punto de vista docente. En la presente comunicación presentamos una experiencia de diseño en VHDL de un procesador muy sencillo que demuestra los múltiples aprendizajes que suponen para el alumno.

A message transmission system with lightweight encryption as a project in a Master subject
C.J. Jiménez, C. Baena, M. Valencia, J.M. Fernández and A. Moreno
Conference - Congreso de Tecnología, Aprendizaje y Enseñanza de la Electrónica TAEE 2014
[abstract]
Master subjects should ideally be very practical, to allow students to apply the knowledge they have acquired to the solving of specific problems. This paper proposes the design of a secure communications system using an SPI bus as a Master subject. The system designed uses a stream cipher to encrypt and decrypt data and allows transmission of random length messages. It also uses CRCs to check message integrity.

Estimación de la actividad de conmutación en circuitos digitales CMOS VLSI
M.C. Baena-Oliva
Thesis - Date of defense: 09/03/2012
UNIVERSIDAD DE SEVILLA, IMSE-CNM    » link
[abstract]
En esta Tesis se ha investigado sobre la actividad de conmutación en los circuitos digitales CMOS submicrónicos (ams 0.35nm) y nanométricos (st 65nm). Los principales resultados del trabajo realizado se pueden resumir como sigue: 1. Se ha desarrollado un procedimiento eficaz para seleccionar un conjunto de estímulos que es, por una parte, suficientemente representativo de la actividad de conmutación típica de cada circuito y, por otra, suficientemente corto como para hacer factible la simulación eléctrica del circuito. 2. Se han realizado medidas de la actividad de conmutación sobre los benchmarks de ISCAS 85, en diferentes supuestos de simulación. Estas medidas han permitido cuantificar la propoción de actividad no funcional, que es considerable (entre el 20% y el 77%), y demostrar que la simulación lógica con retraso proporciona una excesiva sobreestimación de la medida (alcanzándose valores superiores al doble de la actividad real), lo que infunde serias dudas sobre la fiabilidad de los resultados de la simulación lógica. Esta imprecisión está provocada por los inexactos modelos de retraso utilizados en los simuladores lógicos. En contra de lo que cabría esperar, la sobreestimación de la simulación lógica es mayor en la nueva tecnología st 65nm que en la antigua ams 0.35nm. 3. Se han realizado medidas con un nuevo simulador lógico (Halotis), que incorpora un innovador modelo de retraso (IDDM), observándose una gran aproximación con la realidad. Ambos, Halotis e IDDM han sido desarrollados por este grupo de investigación. 4. Se han rediseñado circuitos localmente, en concreto cambiando el strength de una puerta seleccionada con un procedimiento elaborado en esta Tesis, lográndose una disminución de la sobreestimación en la medida de actividad y, en algunos casos, una disminución en la potencia real consumida por el circuito.

Aplicación de técnicas de evaluación continua en grupos numerosos de alumnos
M.C. Baena-Oliva, M.J. Bellido-Díaz, A. Estrada-Pérez, J. Juan-Chico, S. Martín-Guillén, A.J. Molina-Cantero, E. Ostua-Aranguena, M.P. Parra-Fernández, O. Rivera-Romero, M.C. Romero-Ternero, J. Ropero-Rodríguez, P. Ruiz de Clavijo-Vázquez, G. Sánchez-Antón, M. Valencia-Barrero and J.M. Gómez-González
Book Chapter - Experiencia de Innovacion Universitaria (I) Curso 2006-2007, vol. 1, pp 350-365, 2009
ICE UNIVERSIDAD DE SEVILLA    ISBN: 978-84-86849-70-2    
[abstract]
Abstract not available

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